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2-tap PU-DFE (Partially-Unrolled Decision Feedback Equalizer) (차세대지능형반도체사업단)

■ 112/224Gbps PAM-4 채널의 Post-cursor ISI를 효과적으로 제거하기 위한 2-tap 비선형 등화기(Non-Linear Equalizer) 유닛. (FFE와 달리 노이즈를 증폭시키지 않는 장점)
■ 2-tap 'Full Loop-Unrolling' 방식 (16-to-1 MUX 필요)의 심각한 Timing-path 문제를 해결하기 위해 'Partially-Unrolled (PU)' 구조를 적용함.
■ PU 구조는 선행하는 6-tap 병렬 FFE를 통해 4개의 심볼 가능성을 2개로 압축, 2-tap DFE를 4-to-1 MUX (1-tap Full-Unrolled와 동일)로 구현 가능하게 하여 타이밍 마진을 확보함.

Feature

· ■ 2-tap DFE 구조로, 채널의 1st 및 2nd Post-cursor ISI를 효과적으로 제거.
· ■ Partially-Unrolled 아키텍처: 4가지 심볼(PAM-4) 대신 가능성 높은 2가지 심볼만 Unrolling하여 2-tap DFE를 4-to-1 MUX로 구현 (Full-Unrolling 대비 타이밍 확보 및 복잡도 감소).
· ■ DFE MUX 패스에 Look-ahead multiplexing 방식을 적용하여 (예: 8개 채널 그룹화), 고속 동작(875MHz)에서의 Critical path timing-close 달성.
· ■ (선행 IP 연계) DFE 연산을 위한 후보 압축용 6-tap 병렬 FFE와 연동됨. (해당 FFE는 CDR loop latency 감소를 위해 기 설계된 IP를 활용하여 하드웨어 부담 상쇄)

Application

· -

Business Area

Category

Interface Controller & PHY

Interface Controller & PHY > Other

Tech Specs

IP Name :
2-tap PU-DFE (Partially-Unrolled Decision Feedback Equalizer) (차세대지능형반도체사업단)
Provider :
Sungkyunkwan University
Foundry :
SAMSUNG
Technology :
28nm

Deliverables

· ■ .v (RTL), Verification testbench, datasheet, integration guide, synthesis guide, FPGA validation bitstream (ZCU111)

Validation Status

· ■ FPGA-Proven

Availability

Available

Functional Diagram

Benefits

Datasheet

List

POPUP ZONE

PIM IPX

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