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50Gb/s SerDes transmitter for Chip-to-Chip interface system (차세대지능형반도체사업단)

Quarter-rate clocking 구조를 이용한 56Gb/s transmitter

Feature

· 28 GHz clock을 입력으로 받아 IQ-divider를 통해 14 GHz quadrature-phase를 생성해서 동작하는 quarter-rate 구조
· 4:1 MUX 타이밍 마진 및 DDJ 최적화를 위한 duty-cycle corrector (DCC) 적용
· 4:1 serializer 동작을 수행한 후 56 Gb/s data의 bandwidth를 개선하기 위해 능동 inductor 기술 적용

Application

· SoC

Business Area

High-Speed SerDes Interface

Category

Interface Controller & PHY > Other

Tech Specs

IP Name :
50Gb/s SerDes transmitter for Chip-to-Chip interface system (차세대지능형반도체사업단)
Provider :
Seoul National University
Foundry :
Others
Technology :
7nm

Deliverables

· GDS

Validation Status

· Full Simulation

Availability

Available

Functional Diagram

Benefits

· 8 GHz clock을 입력으로 받아 IQ-divider를 통해 14 GHz quadrature-phase를 생성해서 동작하는 quarter-rate 구조

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