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Analog Convolution Network Accelerator Block (차세대지능형반도체사업단)

· CNN Model (YOLOv2 등)을 초저전력 가속기 SoC로 구현하기 위한 Analog Convolutional Filter를 병렬 연결하여 고속 inference 지원
· Hard Core IP (TSMC 55nm/65nm 기반 설계), Soft Core: RTL

Feature

· Analog Current Injection 구조의 3x3 Convolutional Filter 3개 동시 구동
· 2x2 Analog Voltage Comparator 구조의 Max-Pooling 회로 포함
· 초저전력 초소형 12-bit SAR ADC 회로 포함
· Aanlog Convolutional filter, Maxpooling, ReLU activation function을 제어하는 Digital Controller 회로 포함
· Weight Parameter 및 Image/Fmap data를 메모리에서 읽어서 Analog CNN에 전달하고 Inference operation을 실행하고 Convolution/Maxpooling/ReLu 결과를 ADC로 Digital 값으로 변화하여 출력시키는 순서로 구동

Application

· SoC

Business Area

Accelerator

Category

Arithmetic & Mathematic > Arithmetic & Logic Unit

Tech Specs

IP Name :
Analog Convolution Network Accelerator Block (차세대지능형반도체사업단)
Provider :
chungbuk University
FPGA Device :
Xilinx ZCU 104
Foundry :
Others
Technology :
55nm

Deliverables

· GDS (for Analog block), gtech Netlist (for digital block), Verification testbench, datasheet

Validation Status

· Schematic Circuit Level 및 Full Chip Layout 완료 및 Post Layout Simulation 검증 완료. 1차 MPW 칩 제작완료 (칩테스트 진행중)

Availability

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Functional Diagram

Benefits

· -

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