Feature
· 고속/고정확도/경량 준지도학습 기능 지원
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• Pseudo-Labeling 기반 준지도학습 기능 지원(Image Classification)
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• 초병렬처리 기반 이미지 당 500msec 이하 준지도학습 처리 (476.5 msec/image@14나노 공정 및 Vanilla Network 기준)
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• Shared Exponent Bias Floating Point 연산기 및 Integer 연산기 혼합 설계 기반 고정확도/경량 준지도학습 기능 지원
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AXI BUS Interface Compatible IP
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• Multiple DMA 탑재 및 Exception Controller 기반 안정 구동 지원
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• AXI Register 설정 기반 Configuration 변경 구동 기능 지원
Business Area
Flexible Accelerator
Deliverables
· Verilog RTL(encryption), Functional testbench, Contorl register map
Validation Status
· SoC Integration 및 1st ASIC Test 완료 (`23. Q4)
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2nd IP/SoC RTL Freeze 및 ASIC Back-End Design(`23. Q4 MTO 완료)
