IP 검색 Category Analog & Mixed Signal(29) Memory Controller & PHY(13) Memory & Logic Library(14) Interface Controller & PHY(23) Processor Solutions(39) Arithmetic & Mathematic IP(3) Peripheral(8) Network-on-Chip (NoC)(0) Multimedia(0) Comumnication(0) Platform Level IP(0) Security IP(1) Other IP(0) Software Development & Debug Tool(3) Other(29) Verification IP(12) Palladium(0) Technology 3nm 4nm 5nm 7nm 8nm 10nm 12nm 14nm 16nm 20nm 22nm 28nm 32nm 40nm 45nm 55nm 65nm 90nm 130nm 150nm 180nm 250nm 350nm 500nm FPGA N/A Foundry Others N/A Search IP 전체 제목 내용 검색 전체 140건 현재 페이지 5/35 최신 순 오래된 순 N-tap FFE (Feed-Forward Equalizer) (차세대지능형반도체사업단) ■ 112/224Gbps 고속 PAM-4 채널의 심볼 간 간섭 보상을 위한 N-tap 선형 등화기 유닛. (디지털 FIR 필터로 구현되어 선형적 연산(곱셈/덧셈)을 통해 신호 보상) ■ 224Gbps PAM-4 수신기 DSP의 전단부 등화 블록을 구성하는 핵심 Sub IP. 후단 비선형 등화기(DFE/MLSD)의 부담을 경감시키기 위해, 채널 응답의 선형적 왜곡 성분(주로 Pre-cursor 및 일부 Post-cursor)을 1차적으로 보상함. 2026-01-29 2-tap PU-DFE (Partially-Unrolled Decision Feedback Equalizer) (차세대지능형반도체사업단) ■ 112/224Gbps PAM-4 채널의 Post-cursor ISI를 효과적으로 제거하기 위한 2-tap 비선형 등화기(Non-Linear Equalizer) 유닛. (FFE와 달리 노이즈를 증폭시키지 않는 장점) ■ 2-tap 'Full Loop-Unrolling' 방식 (16-to-1 MUX 필요)의 심각한 Timing-path 문제를 해결하기 위해 'Partially-Unrolled (PU)' 구조를 적용함. ■ PU 구조는 선행하는 6-tap 병렬 FFE를 통해 4개의 심볼 가능성을 2개로 압축, 2-tap DFE를 4-to-1 MUX (1-tap Full-Unrolled와 동일)로 구현 가능하게 하여 타이밍 마진을 확보함. 2026-01-29 4/8-bit Variable Precision Inference NPU (차세대지능형반도체사업단) ■ 4/8-bit 가변 연산 정밀도 신경망 처리를 지원하는 HW 가속기 IP 2026-01-29 에너지 효율적 심층강화학습 가속기 IP (차세대지능형반도체사업단) ■ 심층강화학습에 필요한 행렬곱 연산을 추론, 오차 역전파 및 가중치 업데이트를 에너지 효율적으로 가속하기위한 유닛 (IP) ■ NPU – (Core - PE Array – PE), (DMEM – L2 Cache, ADAM Logic Unit) 2026-01-29 처음으로 이전페이지 1 2 3 4 5 6 7 8 9 10 >다음페이지 마지막으로
